Arquitecturas Alternativas. Arquitectura X86-64 Arquitecturas RISC Exemplo: MIPS Desempenho de sistemas Pipelining

Transcrição

1 Arquitecturas Alternativas Arquitectura X86-64 Arquitecturas RISC Exemplo: MIPS Desempenho de sistemas Pipelining

2 X86-64 Qual é o ISA que temos nas máquinas Intel actuais? O x86-64 que é uma extensão para 64 bits do IA-32 Outra? Além de dados de 8, 16 e 32 bits agora temos de lidar com dados de 64 bits Os registos EAX,, EDX, ESI e EDI têm agora extensões a 64 bits: RAX,, RDI O mesmo é válido para os registos de endereços que são de 64 bits: RBP, RSP, RIP O registo das flags também foi estendido: RFLAGS Temos 8 novos registos de dados: r8 a r15 Que máquinas são a 64 bits? AMD Opteron, Athlon64, Turion64, Phenom, Intel Xeon, Core 2, I7, alguns Atom, Core e Pentium Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 388

3 CICS vs. RISC (revisão) CISC Muitas instruções Tamanho variável Muitos modos de endereçamento Instruções demoradas Muitas acedem a memória Poucos registos RISC Poucas instruções Tamanho fixo Poucos modos de endereçamento Instruções eficientes Só load/store acedem a memória Muitos registos Oportunidade para melhorar o consumo de energia, o pipeline, o paralelismo, aumentar o clock, introduzir instruções vectoriais, etc Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 389

4 Aviso Vamos usar o processador MIPS para ilustrar os conceitos das arquitecturas RISC Deste conjunto de acetatos deve serão apenas sujeito a avaliação os conceitos expostos, nomeadamente as diferenças para o IA-32 Portanto o conjunto de registos e instruções que irão servir de exemplo não fazem parte da matéria a avaliar Exemplo do que deve saber: As instruções nas arquitecturas RISC têm um tamanho fixo e obedecem a um conjunto de formatos pré-definido Exemplo do que não precisa de saber: As instruções no MIPS32 têm 32 bits e obedecem a 3 formatos: I, J e R Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 390

5 Exemplo de uma arquitectura RISC MIPS (Multiprocessor without Interlocked Pipeline Stages) Lançado em meados dos anos 80 Versões desde MIPS I a MIPS V As versões actuais são o MIPS32 (32 bits) e MIPS64 (64 bits) Usado na família de processadores R Actualmente o R14000 implementa o MIPS32 e o R16000 implementa o MIPS64 Usado em sistemas embebidos, routers, consolas (Nintendo64, PlayStation 2, PSP, ) e arquitecturas de alto-desempenho para cálculo científico Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 391

6 Nome Descrição $zero Constante 0 $at $v0-$v1 MIPS - registos Reservado para o assembler Avaliação de expressões e retorno de resultados $a0-$a3 Argumentos $t0-$t9 $s0-$s7 $k0-$k1 $gp $sp $fp $ra Regisotos ujo valor é preservado na chamada de uma subrotina (caller-saved) Registos cujo valor não é preservado na chamada de uma subrotina (callee-saved) Reservados para o kernel do sistema operativo Apontador para a zona das variáveis globais (global pointer) Apontador para o topo da pilha (stack pointer) Apontador para a frame de activação corrente (frame pointer) Endereço de retorno Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 392

7 MIPS registos não acessíveis directamente Nome HI, LO PC Descrição Valores parciais do resultado de multiplicações e divisões Program counter Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 393

8 Caller-saved Caller-saved e Callee-saved É da responsabilidade da subrotina que faz a chamada de guardar os valores dos registos que quer salvaguardar Guardar valor do registo Chamar subrotina Recuperar valor do registo Callee-saved É da responsabilidade da subrotina chamada de guardar os valores dos registos que vai sobreescrever subrotina: Guardar valor do registo Recuperar valor do registo Terminar subrotina Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 394

9 Caller-saved e Callee-saved No MIPS a convenção dita que: Os registos $ti são caller-saved Os registos $si são callee-saved Qual é que é a convenção no IA-32? EAX, EDX e ECX são caller-saved EBX, ESI e EDI são callee-saved Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 395

10 MIPS32 tipos de instruções Apenas 3 tipos de instruções: R, I e J Todas as instruções são codificadas nestes 3 tipos Tipo Bits Bits Bits Bits Bits 10-6 Bits 5-0 R Opcode Reg3 Reg2 Reg1 Shamt funct I Opcode Reg3 Reg2 Imm J Opcode Address Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 396

11 MIPS32 exemplos de instruções Load (todas do tipo I) lb reg2, end lh reg2, end lw reg2, end lbu reg2, end Load byte Load half-word (16 bits) Load word (32 bits) Load byte sem estender sinal A instrução lb estende o sinal e o lbu não Store (todas do tipo I) sb reg2, end sh reg2, end sw reg2, end Store byte Store half-word (16 bits) Store word (32 bits) Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 397

12 MIPS32 modos de endereçamento Além dos modos de endereçamento imediato e por registo o MIPS possibilita endereçar memória nas instruções load e store Endereçamento directo: endereço ou etiqueta Exemplo: lw $t0, x Endereçamento indirecto: (reg3) $t0 = Mem[x] Exemplo: lw $t0, ($t1) $t0 = Mem[$t1] Endereçamento baseado: deslocamento(reg3) Exemplo: lw $t0, 4($t1) $t0 = Mem[$t1+4] Ao contrário do IA-32 não existem endereçamento indexado, nem baseado-indexado Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 398

13 MIPS32 exemplos de instruções Instruções lógicas e aritméticas Exemplo: adição Com sinal: add reg1, reg2, reg3 reg1 = reg2 + reg3 R addi reg1, reg2, imm reg1 = reg2 + imm I Sem sinal: addu reg1, reg2, reg3 reg1 = reg2 + reg3 R addiu reg1, reg2, imm reg1 = reg2 + imm I Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 399

14 MIPS32 exemplos de instruções Instruções lógicas e aritméticas Exemplo: multiplicação e divisão Com sinal: mult reg1, reg2 div reg1, reg2 HI,LO = reg1 * reg2 R LO = reg1 / reg2 R HI = reg1 % reg2 Obter o resultado mfhi reg reg = HI R mflo reg reg = LO R Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 400

15 MIPS32 exemplos de instruções Saltos não-condicionais j dest PC = dest J Saltos condicionais beq reg3, reg2, imm if reg3==reg2 PC+= imm I bne reg3, reg2, imm if reg3!=reg2 PC+= imm I Não há noção de registo de flags Saltar para subrotina jal dest $ra = PC+4, PC = dest J Guardar o endereço de retorno num registo? E a recursividade? Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 401

16 MIPS32 Subrotinas Como a maior parte das linguagens de alto-nível usam uma pilha de execução o MIPS também fornece suporte para esta estrutura de dados Registos $sp e $fp, equivalentes ao ESP e ao EBP do IA-32 Não existem as instruções push e pop Exemplo de empilhamento dos argumentos em $t0 e $t1 subi $sp, $sp, 8 ; alocar espaço sw $t0, 4($sp) ; Mem[$sp+4] = $t0 sw $t1, ($sp) ; Mem[$sp] = $t1 Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 402

17 MIPS32 Subrotinas No MIPS é comum passar-se argumentos por registo Existem 4 registos convencionados para o efeito: $a0-$a3 Existem convenções para oque é passado por registo e por pilha Mesmo para os argumentos passados por registo deve-se alocar espaço na pilha Garante-se que existe espaço na frame de activação da subrotina chamada para que esta possa guardar os valores. Útil para subrotinas que chamam outras subrotinas. Valor de retorno é guardado nos registos $v0 $v1 E o endereço de retorno? É um registo callee-saved Caso a subrotina queira salvaguardar o seu valor é da sua responsabilidade colocá-lo na pilha Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 403

18 MIPS32 tipos de instruções Tipo R instruções que operam sobre registos Exemplo: add $t0, $t1, $t2 Bits Bits Bits Bits Bits 10-6 Bits $t2 $t1 $t0 0 add Só é usado nos shifts Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 404

19 MIPS32 tipos de instruções Tipo I instruções que operam com imediatos Exemplo: lw $t0, 4($t1) Bits Bits Bits Bits Bits 10-6 Bits 5-0 lw $t0 $t1 4 beq $t0, $t1, Bits Bits Bits Bits Bits 10-6 Bits 5-0 beq $t0 $t Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 405

20 MIPS32 tipos de instruções Tipo J jumps Exemplo: j Bits Bits Bits Bits Bits 10-6 Bits 5-0 j Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 406

21 MIPS - FPU Assim como no IA-32 a FPU é um co-processador Na realidade o MIPS está preparado para ter 3 coprocessadores 0 Controlo do sistema Controla a memória virtual, as interrupções e excepções 1 FPU 2 Reservado para uso futuro Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 407

22 Desempenho dos sistemas Um sistema tem melhor desempenho que outro se produzir resultados em menos tempo A melhoria introduzida num sistema (speedup) é dada por: Exemplo: S = tempo antigo / novo tempo Um programa passou a executar em 5s quando antes executava em 6s S = 6/5 = 1.2 (corresponde a 1.2x mais rápido) S = 1 significa que não há alteração S = 2 significa que passou a metade do tempo Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 408

23 Lei de Amdahl O desempenho de um sistema é influenciado por todos os seus componentes. Cada componente contribui com uma proporção para o speedup global, dada por: S = 1 (1-p) + p/s s speedup de um componente p proporção desse componente no sistema Devemos procurar optimizar primeiro os componentes que mais contribuem para o tempo total Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 409

24 Influência dos componentes Componentes software: Programa (algoritmos e estruturas de dados), linguagens, bibliotecas, S.O., etc Componentes hardware: CPU, Memória, Buses, Periféricos, etc Então exemplo: Um programa não executa 2x mais rápido só porque usamos um CPU 2x mais rápido! O speedup obtido será proporcional ao tempo de execução do CPU no tempo total do programa (os tempos de espera pela memória, periféricos, etc. mantém-se constante) Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 410

25 Exemplo o que é melhor? Considere um sistema que distribui o tempo total de execução nas actividades A e B: A B Se actividade B é tornada 5x mais rápida: Se actividade A é tornada 2x mais rápida: Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 411

26 Na arquitectura de computadores Procura-se optimizar os vários componentes na medida do respectivo peso nos tempos de execução dos nossos sistemas Em AC iremos estudar quais são as optimizações efectuadas nos seguinte componentes: CPU CPU Memória Entradas e saídas Vamos começar pelo CPU Memória Entradas/Saídas Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 412

27 Pipeline de execução A execução de uma instrução passa por várias fases: Vimos o ciclo: fetch, decode, execute Nos CISC cada instrução pode exigir vários acessos a memória (exemplo add [var1], 5) fetch decode execute instrução operando resultado Memória (instrução e var1) Com os RISC espera-se necessitar pouco de ir a memória instruções menos demoradas! Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 413

28 Tempos de acesso a memória CPU regs C 5 ns (L1) a 10 ns (L2) c ns 7ms h Memória física e (central) disco Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 414

29 Pipeline de execução A execução de uma instrução passa por várias fases: Vimos o ciclo: fetch, decode, execute fetch decode execute instrução operandos resultado Memória ou registos Se em média, cada instrução despender 1 ciclo em cada fase, em média, cada instrução demora 3 ciclos para executar Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 415

30 Pipelining Supondo que a arquitectura permite manter o pipeline sempre ocupado, como numa linha de montagem: Tempo (ciclos) fetch decode execute 1 I1 2 I2 I1 3 I3 I2 I1 4 I4 I3 I2 5 I5 I4 I3 6 I5 I4 7 I5 Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 416

31 Pipelining Mesmo que cada instrução demore 3 ciclos, o CPU é capaz de concluir uma instrução em cada ciclo! (mesma latência, mas melhor throughput) Tempo para executar uma sequência de 1000 instruções: Sem pipelining: 1000x3 = 3000 ciclos Com pipelining: 3 ciclos para a primeira instrução (pipeline vazio) + 1 ciclo por cada uma das restantes 3+999x1 = 1002 ciclos Speedup = 3000/1002 = 2,99 (aprox. 3) Arquitectura de Computadores (2008/2009): Arquitecturas alternativas 417