Projecto de Sistemas Digitais

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1 Projecto de Sistemas Digitais LEEC -5ºano-1ºsemestre MIEEC -4ºano-2ºsemestre Aritmética em Vírgula Flutuante: Algoritmos e Arquitecturas (aja@fe.up.pt FEUP, Nov Introdução A representação em VFL e a norma IEEE 754 Porquê VFL? Precisão e gama de representação Rigidez da norma: não contempla formatos de representação específicamente concebidos para determinadas aplicações Dificuldades Optimização de formatos VFL Fluxo de projecto tradicional ao nível RTL não contempla a síntese de operadores VFL Arquitecturas específicas colocam novos desafios Faltam metodologias capazes de proporcionarem uma visão integrada das fases de projecto 2 1

2 Cálculo em VFL Operações aritméticas: +,,, Representação: sinal, significando e expoente Formato: dimensão ajustada às características da aplicação Funções transcendentes: e x, cos x, etc. Métodos de aproximação: polinómios, tabelas e processos iterativos (p. ex. CORDIC Precisão dependente das necessidades da aplicação Expressões matemáticas 3 Conceitos e definições sinal expoente Número de bits Significando ( mantissa Sinal Expoente Significando A base β (2 não é representada 4 2

3 Representação normalizada Exemplo: 0, = 0, = 1, normalizado f=0100 E=010 Vantagens: Forma de representação em que o MSB do significando é 1 Poupa-se 1 bit no significando Coerência de representação Facilita a comparação de números VFL (expoentes 5 Representação do significando Hidden bit fracção unit in the last position a parte fraccionária do significando confunde-se por vezes com o próprio significando m não inclui o 1 implícito Em binário (β =2 f [0,1[, ou seja, M [1,2[ e o 0, como é representado? 6 3

4 Representação do expoente Representação em excesso: K e = grandeza do expoente real mais negativo (2 e-1-1 (geralmente designa-se por bias Para números ordinários E ]0, 2 e -1[ 7 Exemplo de representação Com (e,m = (4,3: bias = =7 ulp = 2-3 M min =1,000 M max =1,111 E min =0001 (E real =-6 E max =1110 (E real = = 1,000x2-5 = 0, = 1,001x2 7 =

5 Gama de representação Overflow negativo Underflow negativo Underflow positivo F - F + Overflow positivo - M. max β E max - M. β E min min 0 M. β E min min M. max β E max 9 Erro de representação número real representação em VFL β E β E+1 β E

6 Erro relativo e precisão 11 Resultado das operações 12 6

7 Modos de arredondamento Z(x N(x (x x Δ(x β E no sentido de : (x é o > número representável x; no sentido de + : Δ(x é o < número representável x; por truncamento: Ζ(x= (x se x>0 ou Ζ(x= Δ(x se x<0; para o par mais próximo: Ν(x é o número representável mais próximo de x; caso x esteja à mesma distância de dois valores representáveis, então é escolhido o que for par. 13 Norma IEEE 754: formatos Formato simples: (e,m = (8, 23 b 31 b 30 b 23 b 22 b 0 Formato duplo: (e,m = (11, 52 S E f b 63 b 62 b 52 b 51 b 0 Formatos estendidos: simples (e,m = ( 11, 31 duplo (e,m = ( 15, 63 S E f 14 7

8 Norma IEEE 754: formatos 15 Norma IEEE 754: valores especiais (NaN = Not A Number 16 8

9 Norma IEEE 754: valores especiais Para (e,m = (4,3: 0 + NaN x x 1111 xxx x = 0 1 xxx 0 17 Norma IEEE 754: excepções Operação inválida: resultado=nan se operando=nan, + +(, + (+, 0, 0 0 ou Divisão por zero (x 0, com x 0: resultado = + se x>0 ou se x<0 Overflow: resultado (+ ou ou maior/menor número representável depende da forma de arredondamento Underflow: resultado (0 ou menor número representável depende da forma de arredondamento Resultado inexacto: se ocorre overflow ou se o resultado de uma operação arredondado não é exacto 18 9

10 A norma IEEE 754 em aplicações específicas Considerações de representação Hidden bit, significando e expoente, valores especiais, excepções, formas de arredondamento Formato interno alargado com bits auxiliares: G (guard bit, R (round bit e S (sticky bit Formatos e realizações em hardware Rigidez dos formatos não se adequa ao contexto de aplicações específicas Aspectos arquitecturais: simplificações possíveis 19 Adição/subtracção VFL Detecção de operandos com valores especiais; identificação do operando com maior valor absoluto (comparação dos expoentes e significandos; sinal do resultado igual ao sinal do operando com menor valor absoluto (idem para o expoente Alinhamento do significando do operando com menor valor absoluto Adição dos significandos (subtracção se os operandos tiverem sinais diferentes Normalização: shift right se M [2, 4[ ou shift left se M [0, 1[ (LOD ou LOP; ajuste do expoente; detecção de overflow e underflow Arredondamento e ajuste do expoente

11 Adição/subtracção VFL V 1 S 1 E 1 f 1 V 2 S 2 E 2 f 2 Nível 1 Nível 2 Nível 3 Nível 4 Detecção de valores especiais V 1 '=max(v 1, V 2 =(S 1 ', E 1 ', f 1 ' V 2 '=min(v 1, V 2 =(S 2 ', E 2 ', f 2 ' S 1 ' S 2 ' E 1 ' E 2 ' f 2 ' f 1 ' - Ajuste do expoente Ajuste do expoente Alinhamento add/sub +/- Normalização Arredondamento Parâmetros característicos: Formato dos operandos (s,m,e Blocos opcionais (p. ex. detecção de overflow e arredondamento Blocos fundamentais: Somadores/subtractores VFX, barrel-shifters Nível 5 Estado V S E f 21 Seja (e,m=(7,10 Considerando Adição VFL: exemplo V 1 = 24, = V 2 = 25,40625 = Como E 1 = E 2 e f 2 > f 1, após swap: S = 1 E = e V 1 + V 2 = V = [S,E,M] M = 1,f 1 1,f 2 = 0, V 1 = V 2 = Após normalização (significando deslocado 4 bits para a esquerda e o expoente subtraído de 4: M = 1, e E = V = = 1,

12 Multiplicação VFL Detecção de operandos com valores especiais; sinal do resultado é o XOR dos sinais dos operandos Multiplicação dos significandos; adição dos expoentes e subtracção do bias K e da representação do expoente (porquê? Normalização: como M 1, M 2 [1, 2[ então M [1, 4[, o que poderá implicar um shift right e o consequente incremento do expoente (deixando de ser necessário fazer LOD, simplificando a normalização face à mesma operação necessária na adição; detecção de overflow e underflow Arredondamento e ajuste do expoente. 23 Multiplicação VFL V 1 S 1 E 1 f 1 V 2 S 2 E 2 f 2 Nível 1 Detecção de valores especiais Nível Nível 3 Ajuste do expoente Normalização Ajuste do expoente Arredondamento Nível 4 Estado V S E f 24 12

13 Divisão VFL Detecção de operandos com valores especiais; sinal do resultado é o XOR dos sinais dos operandos Divisão dos significandos; subtracção dos expoentes e adição do bias K e da representação do expoente (porquê? Normalização: como M 1, M 2 [1, 2[ então M ]1/2, 2[, o que poderá implicar um shift left e o consequente decremento do expoente (deixando de ser necessário fazer LOD, simplificando a normalização face à mesma operação necessária na adição; detecção de overflow e underflow Arredondamento e ajuste do expoente. 25 Divisão VFL V 1 S 1 E 1 f 1 V 2 S 2 E 2 f 2 Nível 1 Detecção de valores especiais Nível 2 - Ajuste do expoente Normalização Nível 3 Ajuste do expoente Arredondamento Nível 4 Estado V S E f 26 13

14 Resultados das operações VFL envolvendo valores especiais x + y x y x y x y 27 Aplicação: cálculo de uma função transcendente f(x aproximação polinomial s MUX c n c n-1... c 2 p(x=c n x n + c n-1 x n-1 ++ c 1 x 1 + c 0 =((c n x+c n-1 x++c 1 x+c 0 c 1 c 0 + e := e - 1 c e + R f(x regra de Horner x Unidade de controlo Recursos principais: somador e multiplicador VFL rst clk done 28 14

15 f Uma metodologia de projecto para aplicações específicas Especificação e optimização Identificação de formatos dos operandos a partir das características numéricas da informação a processar Estimação do desempenho e custo de implementação Geração e síntese Geração de descrições sintetizáveis Interface com sistema de síntese 29 Fluxo de projecto para VFL Modelos funcionais dos operadores Especificação e optimização Simulação funcional Estimadores de custo e tempo +,- A1 : (c 1,t 1 A2 : (c 2,t 2 Restrições A3 : (c 3,t 3... (custo, atraso x M1 : (c 1,t 1 M2 : (c 2,t 2... / D1 : (c 1,t 1 D2 : (c 2,t 2... e x E1 : (c 1,t 1 E2 : (c 2,t 2... cos x Especificação funcional da unidade de cálculo + e O1 x O2 O4 O3 x + x y M1 Grafo de fluxo de dados A1 A M1 A1 C E1 A2 B A2 Modelo matemático e optimização por PLI Operadores seleccionados Geradores Operadores Geradores Funções Transcendentes VHDL estrutural entity top_level is architecture structural of top_level is begin O1 : A2 port map (; O3 : M1 port map (; Síntese HW VHDL funcional entity adder_a2 is architecture behavioral of adder_a2 is begin entity multiplier_m1 is architecture behavioral of multiplier_m1 is begin Bibliotecas tecnologia alvo Geração e síntese 30 15

16 Simulação funcional 31 Geradores de operadores sintetizáveis Problema: Elevado número de combinações das características de um operador dificulta a construção de uma biblioteca de operadores Solução: Aplicação que descreva numa HDL um operador VFL com características específicas, isto é, um gerador de operadores sintetizáveis 32 16